RISC-VとChiselで学ぶ はじめての自作CPU メモ その2

続きです。長くなったので分けました。

RISC-VとChiselで学ぶ はじめてのCPU自作 ――オープンソース命令セットによるカスタムCPU実装への第一歩

23章　パイプラインレジスタの実装

一瞬なぜ各ステージ間にレジスタを挟むことでパイプラインになるのかよく分からなかった。

（回路が途中で分岐するようなものを想像していた）

なぜこれで並列処理ができるようになるかというと、レジスタはクロックが進んだタイミングでしか値を更新しないため、1サイクルで1ステージのみ実行されることになる。

各ステージは次のサイクルでは次の命令を処理できるので、並列処理が可能となる。

24章　分岐ハザード処理

br_hazard_test.cにnop命令を入れる理由：

本書内では以下のように書かれている

”ちなみに 間 に 挿入 さ れ て いる nop 命令 は アドレス 0、 4、 c、 10 の ADDI（ LI） 命令 を パイプライン の 最後 まで 流す ため の もの です。”

どういうことかというと、今実装中のパイプラインにはIF、ID、EXE、MEM、WBの5ステージある。 アドレス10の指令をWBステージまで流すためには、その後に4命令必要なのでnopで埋めている

分岐ハザードの処理がなぜこれで上手くいくのか結構悩んだ。

これは別の記事にした。

【RISC-V/Chisel】パイプラインのストールで躓いたところ

25章　データハザード処理

jmpをストールより優先する理由：

ジャンプ先はexe_alu_outに出力されるが、これはEXが終わると失われる（メモリにもレジスタにも書いていないため）

※ jmpがレジスタにライトバックするのは、jmp命令の次の行の命令（ジャンプ先ではない）

なので、pcを書き換えてしまうとジャンプ先が分からくなてしまう。